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Digital Design Engineer(J11777)
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发布于 2026-08-03
来源:企业官网
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岗位描述(节选)
1.根据所参与项目的要求完成verilog编程,并进行相关仿真验证; 2.利用FPGA验证逻辑功能; 3.使用synopsys工具,对RTL code进行相关处理。 【任职要求】 1.熟练掌握verilog编程; 2.有FPGA相关调试经验; 3.熟练运用synopsys相关软件; 4.熟练运用NC等仿真工具; 5.了解Linux命令及相关操作; 6.有数字图像处理相关经验者优先。
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个成都技术研发岗位,其中
20
个公开标注了薪资。按这些标注统计:月薪(税前)主流区间
12K ~ 18K
(25~75 分位),中位约 14K,最低 4K、最高 45K。
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经纬恒润 85 个
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科伦药业 29 个
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统计口径:求职者营地实时在招岗位的公开薪资标注,未标注者不计入;区间为 25~75 分位,非薪酬承诺。
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