高级首席设计工程师

在Cadence，我们招聘并培养希望影响科技世界的领导者和创新者。 职位描述 职责： 在Cadence旗舰仿真与原型产品线工作； 负责设计、开发、修改并产品化PCIe、高级以太网等对现代IC设计与验证至关重要的协议产品。 作为个人贡献者参与协议项目，涉及逻辑RTL设计、基于UVM的验证、板级设计/调试及文档等。 处理与协议或系统集成层面问题、电气或时序收敛问题、RTL设计或验证方法学相关的复杂问题。 要求： 该职位要求电子工程硕士（MSEE）或同等学历，并具备逻辑设计与调试经验。 必须具备出色的书面和口头沟通能力。 要求具备使用Verilog进行RTL设计的经验，以及使用RTL验证工具和流程的经验。 强烈建议具备Xilinx产品的FPGA设计经验。 期望具备UVM验证经验。 期望具备Perl、TCL C-shell等脚本语言经验。 我们从事的是重要的工作。帮助我们解决他人无法解决的问题。

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