首席软件工程师 - 逻辑综合

在 Cadence，我们招聘并培养希望影响科技世界的领导者和创新者。 职位描述： 负责 Palladium 综合器的开发与维护。 在综合器中实现新的 VHDL/Verilog 特性支持。 综合器中的逻辑优化与性能提升。 职位要求： 本职位要求电子工程/计算机科学/计算机工程专业学士或硕士学位，并具有 3-5 年行业经验。 候选人应熟练掌握 C/C++、操作系统概念。 使用 Verilog/SV、VHDL 或 SysC 进行设计建模。 具备 BFM 的 RTL 建模知识与经验，并接触过使用 UVM 和 SC/TLM 的验证方法学者优先。 具有 EDA/CAD 工具开发经验或逻辑设计验证经验者高度优先。 具备 Copilot 或 Claude code 等 AI 工具的知识与经验者优先。 要求良好的沟通能力、注重细节，以及在多站点/多人项目中工作的能力。 我们正在做重要的工作。帮助我们解决他人…… 完整岗位描述与官方投递入口,请登录后在岗位详情页查看。

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