岗位描述(节选)
岗位职责:
1) l3 tile内模块综合包含时序约束 upf的生成,门级网表综合和优化。基于数据流精简逻辑深度
2)顶层时序约束文件的生成和顶层模块和模块间时许分析
3)rtl代码和门级网表的逻辑一致性检查
4)会使用降低功耗的综合方法来平衡ppa
任职要求:
1.微电子、集成电路、计算机体系结构或电子工程等相关专业学位,硕士以上学历优先考虑。
2.精通Verilog硬件设计语言,熟悉Verdi,VCS,dc, tempus, icc2,primetime 等eda工具
会使用脚本语言辅助设计。
4. 良好的团队合作精神,工作态度积极
5.3年以上相关工作经验
本站当前在招 4595 个苏州岗位(全城各职能合计),其中 1669 个公开标注了薪资。按这些标注统计:月薪(税前)主流区间 6K ~ 12K(25~75 分位),中位约 8K,最低 2K、最高 100K。
在招岗位较多的企业:博世集团 230 个中际旭创股份有限公司 155 个苏州苏纳光电股份有限公司 111 个信达生物 101 个中国平安 91 个
统计口径:求职者营地实时在招岗位的公开薪资标注,未标注者不计入;区间为 25~75 分位,非薪酬承诺。